Русский  |  English



ГлавнаяО компанииПродукцияРазработкаРешенияКонтакты
О компании


Общая информация

История создания предприятия,
цель и основные задачи,
стоящие перед нами


Руководство

Генеральный директор компании


Направления деятельности

    Разработка интегральных микросхем

    Разработка электронной аппаратуры

    Разработка и реализация СФ-блоков

    Проектирование библиотек

    Разработка Process Design Kits

    Измерения прототипов



Лицензии и сертификаты

Наши лицензии и сертификаты


Новости

Новости компании и рынка
интегральных микросхем в России
Разработка библиотек стандартных ячеек

и ячеек ввода/вывода


  Проектирование современных цифровых СБИС основывается на использовании библиотек цифровых элементов (или логических ячеек). Данные библиотеки могут содержать сотни видов различных элементов с соответствующими представлениями (топология, электрическая схема, verilog, vhdl, .lib, .lef и т.д.).

  На рис. 1 представлен маршрут проектирования библиотек стандартных ячеек, его основными этапами являются:
     - создание, верификация и оптимизация электрических схем ячеек;
     - проектирование, оптимизация и верификация топологии ячеек;
     - характеризация библиотеки и создание дополнительных представлений

Разработка библиотек стандартных элементов и ячеек ввода/вывода

Рис. 1. Маршрут проектирования библиотек стандартных ячеек и ячеек ввода/вывода

   Перед каждым следующим этапом проектирования необходимо проводить верификацию данных, полученных на данном этапе.

   Отдельное место в проектировании библиотек логических элементов занимает этап характеризации, т.е. создания временных и мощностных моделей ячеек библиотеки.

   Компания “Микропроект” осуществляет работы по проектированию и верификации библиотек стандартных ячеек. Система автоматизированной верификации позволяет проводить проверку библиотеки на следующих уровнях:
     - физический (DRC, LVS, Antenna);
     - модельный (SPICEvs.Liberty, syntax check);
     - функциональный (test digital ASIC design);
   Комплект поставки включает:
     1. Топология элементов - GDSII, DFII
     2. Схемотехнические представления элементов – CDL, DFII
     3. Экстрагированные нетлисты – SPI, SPC
     4. Временные и мощностные модели – Liberty, Synopsys DB, TLF
     5. Verilog
     6. VHDL
     7. LEF
   Также по требованию Заказчика могут быть созданы различные дополнительные представления (Astro views, EDIF и т.д.).

ООО "МИКРОПРОЕКТ" © 2008